【ITニュース解説】How to Optimize HLS Designs for FPGAs (A Practical, Vendor-Agnostic Playbook)

システムエンジニアを目指す皆さんにとって、FPGAという言葉はまだ馴染みが薄いかもしれないが、高速なデータ処理や特定のタスクに特化したハードウェアを設計する上で非常に重要な技術である。通常、FPGAの設計には「Verilog」や「VHDL」といった専門のハードウェア記述言語が必要だが、「High-Level Synthesis（HLS）」という技術を使うと、C言語やC++といった、より慣れ親しんだプログラミング言語でFPGAのハードウェアを設計できるようになる。これは開発効率を大きく向上させる画期的な手法だ。しかし、ただC/C++コードを書くだけでは、FPGAの性能を最大限に引き出すことはできない。この記事では、HLSを使ってFPGAの設計を最適化し、望む性能を達成するための実践的な方法を解説する。

HLSの最適化は、C/C++で書かれたプログラムを、FPGA上で動く最適なハードウェア回路（RTL）に変換することを目的とする。この「最適」とは、必要なデータ処理能力（スループット）や処理時間（レイテンシ）を満たし、使用するFPGAのリソース量（面積）、そして消費電力も抑えることを意味する。同時に、プログラムが正しく動作するという「正しさ」も絶対に損ねてはならない。

まず、最適化を考える上で、どのレベルで手を入れるかを理解することが重要である。これは「最適化スタック」と呼ばれ、大きく分けて四つの階層がある。一つ目は「アルゴリズムレベル」で、根本的な計算方法やデータの表現形式を見直して、そもそもの計算量を減らすことを考える。二つ目は「ループやタスクレベル」で、プログラムの繰り返し処理や複数の処理ブロックをいかに並列に実行させるかを検討する。三つ目は「メモリとI/Oレベル」で、データがどのようにメモリに保存され、どのように外部とやり取りされるかを効率化する。最後の四つ目は「マイクロアーキテクチャレベル」で、FPGA内の具体的な演算器やメモリをどのように割り当てるか、タイミングをどう調整するかといった、より低レベルな設計を指す。そして、これらの最適化を行った後には、必ず「検証」を行い、性能が目標に達しているか、そして正しく動作するかを確認し、必要に応じてこのプロセスを繰り返すことが大切だ。

次に、C/C++コードの書き方自体にも最適化のヒントがある。特に重要なのは「数値表現」だ。通常、PCのプログラミングではfloatやdoubleのような浮動小数点数を使うことが多いが、FPGAではこれらは多くのリソースを消費する。エラーが許容できる範囲であれば、ap_intやap_fixedのような「ビット精度の固定小数点型」を使うことで、FPGAの基本的な構成要素であるLUT（ルックアップテーブル）やFF（フリップフロップ）、DSP（デジタル信号処理ブロック）の使用量を大幅に削減できる。また、これらのデータ型を使う際は、必要なビット幅を厳密に決めることが重要だ。例えば、10ビットの画像データならap_uint<10>のように指定する。さらに、コードの構造も最適化に影響する。特に何度も実行される「ホットなループ」は、できるだけ単純に保ち、条件分岐などはループの外に移動できるならそうするべきだ。また、コンパイラがメモリのアクセスパターンを正しく理解し、効率的なデータ転送（バースト転送）を生成できるように、constやrestrictキーワード、参照渡しを適切に利用することも有効である。

HLS最適化の核心ともいえるのが、「ループレベルの最適化」である。FPGAは並列処理が得意なため、ループ内の処理をいかに効率的に実行するかが鍵となる。最も基本的な最適化は「パイプライン処理」で、これは洗濯機や乾燥機のように、ある処理が終わるのを待たずに次の処理を開始することで、見かけ上の処理速度を上げる手法である。HLSでは#pragma HLS PIPELINE II=1といった指示（プラグマと呼ぶ）をコードに挿入することで、理想的には1サイクルごとに新しいデータを処理できるようにする（これをII=1、Initiation Interval=1と呼ぶ）。もしII=1が達成できない場合、HLSが出力するログには、その理由（例えば、メモリポートの競合や、前の処理結果に次の処理が依存している「ループ依存性」など）が記載されているので、それらを解消するようにコードやメモリの構造を見直す必要がある。もう一つの重要な手法は「アンロール」で、これはループ内の処理を複数回並列に実行するためのものだ。例えば、#pragma HLS UNROLL factor=4と指示すれば、ループ内の処理が同時に4回実行されるような回路が生成される。これはスループットを向上させるが、FPGAのリソースをより多く消費するため、使用するFPGAの面積と性能のバランスを考慮して、部分的にアンロールしたり、完全にアンロールしたりする。また、大きなループを小さな「タイル」や「ブロック」に分割して処理する「タイル/ブロック処理」も有効だ。これは、FPGA内部の高速なメモリに一時的にデータを収め、外部の低速なDDRメモリへのアクセスを減らすことで、全体の処理効率を高める。HLSツールにループの最小実行回数や最大実行回数（トリップカウント）を教えてあげることで、スケジューリングの精度が向上することもある。

複数の独立した処理ブロックを並列に実行させる「タスクレベルの並行処理」も非常に強力な最適化手法である。これは「DATAFLOW」と呼ばれ、データが連続的に流れるパイプラインのようなイメージだ。あるタスクがデータを生成し、別のタスクがそのデータを消費するという「プロデューサー/コンシューマ」の関係を持つ処理を、同時に動作させることができる。HLSでは#pragma HLS DATAFLOWと指示し、タスク間のデータのやり取りにはhls::streamという特殊なキュー（FIFO）を使用する。このFIFOの深さ（キューに貯められるデータの量）を適切に設定することで、各タスクの処理速度のばらつきを吸収し、全体としてスムーズなデータフローを維持できる。ただし、複数のタスクが同じ配列に同時にアクセスしようとすると競合が発生するため、配列の分割など適切な対応が必要だ。

FPGAが外部とデータをやり取りする方法、「メモリとインターフェースのチューニング」も性能に大きく影響する。特にFPGA内部のメモリ（BRAMやURAM）に格納される「配列」は、その構造を変えることで並列アクセス性を高めることができる。「パーティション」は配列を物理的に複数の小さなメモリに分割し、同時に複数のデータにアクセスできるようにする。例えば、#pragma HLS ARRAY_PARTITION variable=buf cyclic factor=4 dim=1とすれば、配列が4つの独立したバンクに分割され、4つのデータを同時に読み書きできるようになる。「リシェイプ」は、配列の要素を組み合わせてより広いデータ幅で一度に読み書きできるようにする。これは、シーケンシャルなデータアクセス、特にDDRメモリからの広帯域なバースト転送を行う際に非常に有効だ。外部のDDRメモリとの接続には「m_axi」インターフェースが使われ、ap_uint<512>のような広いデータ型を用いることで、FPGAとDDRメモリ間のデータ転送帯域を最大化し、効率的なバースト転送を可能にする。また、ビデオデータや無線信号のような連続的なデータ処理には、「AXI4-Stream」インターフェースを使い、内部ではhls::streamで連携させることで、ラインレート（データが途切れない速度）での処理を実現できる。

FPGAの内部リソースをどのように使うかを細かく制御する「リソースバインディングとマイクロアーキテクチャ」も重要だ。例えば、掛け算の演算器には、汎用的なLUTを使うか、高速で効率的なDSPブロックを使うかを選択できる。#pragma HLS RESOURCE variable=mul_op core=DSP48のように指示することで、特定の演算をDSPに割り当て、高速化を図れる。同様に、大きなバッファメモリにはBRAMを使うかURAMを使うかを指定し、必要に応じてシングルポートかデュアルポートかを選択できる。また、複数の演算が同じリソースを共有するように設定してFPGAの面積を節約したり、逆に複数のリソースを複製して並列度を高めたりすることも可能だ。これは#pragma HLS ALLOCATION operation instances=mul limit=2のように、特定の演算器のインスタンス数を制限するプラグマで制御できる。回路の遅延（レイテンシ）が長くなりすぎる場合は、#pragma HLS LATENCY min=1 max=6のように、演算間の許容遅延を制約して、HLSツールに最適なレジスタ挿入を促すこともできる。

FPGA設計の目標は、「スループット」「レイテンシ」「Fmax（最大動作周波数）」の三つの要素をバランスさせることだ。II（Initiation Interval）はスループットを、レイテンシは処理開始から完了までの総サイクル数を表す。Fmaxは回路が安定して動作できる最高周波数であり、タイミング制約を満たすように回路設計を調整する必要がある。クロック周波数はHLSツールに直接設定し、タイミングが厳しければ周波数を下げたり、クリティカルパスを短くするような最適化をさらに施したりする。

最適化の成果は、「検証とレポート」を通じて確認する。まずCシミュレーションで、C/C++プログラムの論理的な正しさを高速に検証する。次に、C/RTLコシミュレーションで、HLSが生成したハードウェア記述（RTL）が、C/C++プログラムと同じ結果を返すかを、より実際のFPGAに近い条件で検証する。これらの検証の後、HLSツールが生成するレポートを詳細に分析する。レポートには、達成されたIIやレイテンシ、IIが目標に達しなかった場合の「ストール原因」、使用されたLUT、FF、DSP、BRAM、URAMといったリソースの量、そしてメモリインターフェースのバースト転送効率などが記載されている。特に固定小数点型を用いた場合は、浮動小数点型との精度差（SNRやPSNR、エラーバジェット）をビットアキュレートなテストで確認することが重要だ。

最後に、これまでの最適化手法がどのように適用されるかの具体例として、FIR（Finite Impulse Response）フィルターの設計を見てみよう。これはII=1、つまり1サイクルごとに新しいサンプルを処理できる、高速なデータストリーミングが可能なFIRフィルターの例だ。この例では、ap_fixedを用いてビット精度の固定小数点数を使い、データ入出力には「AXI4-Stream」を採用している。また、HLS内でhls::streamを使って、データフローパイプラインに組み込みやすくしている。特に重要なのは、フィルター係数（coeff）とシフトレジスタ（shift_reg）という二つの配列に対し、#pragma HLS ARRAY_PARTITION variable=... complete dim=1というプラグマを適用し、「完全な分割」を行っている点だ。これにより、配列の全ての要素を同時にアクセスできるようになり、MAC（Multiply-Accumulate）演算のループ内で#pragma HLS UNROLLを適用しても、メモリ競合なく並列に実行できる。結果として、このFIRフィルターは高いスループットを達成し、多くのリアルタイムデータ処理アプリケーションに適用できる。

HLSはC/C++プログラマにとってFPGAの可能性を広げる強力なツールだが、その性能を最大限に引き出すためには、FPGAのアーキテクチャや並列処理の考え方を理解し、適切な最適化手法を適用することが不可欠である。これらのテクニックを学び、実践することで、システムエンジニアとして、より高性能で効率的なハードウェアソリューションを設計できるようになるだろう。